verilog always语句中怎么实现延时一定时间100ns左右

来源：学生作业帮编辑：搜搜考试网作业帮分类：综合作业时间：2024/08/04 19:41:47

verilog always语句中怎么实现延时一定时间100ns左右
时钟假设50MHZ 我想实现的是 if（!reveive）
send=0（send延时100ns）; //就是想在这部分里实现100ns延时,使send延迟100ns的低电平之后再变高.这里该怎么写呢?
else send=1;

50MHZ时钟20ns周期.延时100ns就是五个周期.
reg[2:0] cnt;
always@(posedge clk or nengedge reset)
if(!reset)
cnt

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